楷登电子携两大PCIe Demo亮相MemoryS 2026
展商报道 2026-04-02 11:14 Cadence
楷登电子携PCIe® E3.S和PCIe® Gen7两大PCIe Demo亮相MemoryS 2026。
PCIe E3.S 铸就 AI 与数据中心存储基石
AI 与高性能计算飞速发展对数据中心存储设备的带宽、功耗及物理形态提出了更严苛的要求。PCIe E3.S 作为新一代 EDSFF 存储形态，凭借卓越散热效率、更高存储密度及更强供电能力，已确立为下一代数据中心 SSD 的主流选择。在此演进中，高速且稳定的互连技术是实现其核心价值的关键所在。
Cadence 本次演示的 PCIe E3.S 解决方案基于经硅验证的 PHY 与控制器 IP 精心打造。它生动展现了在 E3.S 形态下 PCIe 协议在最高速率等级中卓越稳定的互操作能力。该方案的核心优势在于 Cadence 深厚的 PCIe IP 积累，特别是其专为基础设施和数据中心设计的 PHY IP，凭借超长距离均衡与强大的时钟数据恢复能力，确保 E3.S 设备即使在苛刻的信道环境中也能释放极致性能。此外，内置的 EyeSurf 技术如同非破坏性实时片上示波器，通过直观监测眼图与评估误码率大幅加速系统调试验证，印证了 Cadence IP 方案完美满足 AI 服务器与高性能存储对吞吐量与稳定性的严苛要求。
PCIe Gen7 领跑 128GT/s 高速互联未来
随着 AI 模型规模持续扩张，芯片、内存及跨节点间互联带宽已成为决定系统性能的核心瓶颈。PCIe 7.0 规范旨在以 128GT/s 的 PAM4 调制速率为未来的 XPU、GPU 及网络设备搭建起海量数据通道。然而，实现 128GT/s 的稳定传输，必须直面信号衰减、串扰和功耗等一系列物理层挑战。
Cadence 的前瞻性 PCIe Gen7 演示，为这一未来核心互连技术提供了可靠答案。该演示基于专为 HPC 和 AI/ML 应用设计、并经 PPA 优化的 PCIe 7.0 先进 PHY IP 构建。其卓越性能的核心在于采用了经 112G-ULR 等前代产品验证的先进 DSP 均衡与时钟数据恢复技术，具备超强的信道损耗处理能力，即使在复杂环境中也能保障链路稳定与数据完整。同时，该 IP 支持多通道灵活拆分与内嵌分支功能，为系统设计师构建复杂非对称互联拓扑提供了前所未有的灵活性。此次演示不仅巩固了 Cadence 在高速 SerDes IP 领域的领先地位，更向业界宣告，通往 128GT/s 的未来高速互联之路已然铺就。
